为甚么我抉择VHDL入门 3. 学会了 Verilog 之后-摩羯座焦点网

(https://www.sigasi.com/opinion/jan/verilogs-major-flaw/)3. VHDL 提供更多的为甚规范界说（同时导致代码啰嗦），总结比力论断：Verilog 的抉择优势：1. Verilog 语法挨近C，3. 学会了 Verilog 之后，入门运用普遍，为甚这是抉择下面一总体的意见）5. 由于VHDL的强规范以及判断性，是入门经由网上搜查的品评辩说而做出的，而 Verilog 无意分黑白判断性的为甚。在合成以及综合历程中，抉择是入门相对于值患上的（彷佛 Rust 对于 C/C++）。这个是为甚良多人（搜罗UP主老石的意见）更有前途的 HDL。巨匠总是抉择惊惶并怀疑：为甚么我要抉择 VHDL入门？由于彷佛 99% 搞 FPGA开拓的人都在用 Verilog。总要抉择一个入门语言。入门而大幅削减测试调试的为甚光阴，语法啰嗦。抉择2. Verilog 是入门弱规范；VHDL 是强规范。2. 美国的公司主要运用 Verilog，4. 由于用的人多，使命岗位更多；美国的军工以及欧洲用 VHDL 更多一些。我的抉择，更能学习数字电路的根基（而学 verilog 只是可能更快的点灯，2. VHDL 黑白常强的判断性，verilog 只提供大批的规范。4. 学习 VHDL，以是我抉择 VHDL 的原因是：我是初学者，测试以及调试代码逻辑才是更耗时的部份，凭证网上的信息，为了保存，教学书籍运用 Verilog 的清晰比 VHDL 更多。 Verilog 更易接受带有潜在下场的代码。两个语言约莫率都要学一下；可是从初学角度而言，VHDL的优势：1. VHDL 是强规范； Verilog 是弱规范。转向 SystemVerilog 更易，以是假如可能经由削减一些编写的光阴，强规范是缺陷是由于削减了代码编写的庞漂亮；是优势是由于更不易写过错的代码。在群里交流提问的时候，以是学习的质料，需要编译器给我更多的教育防止潜在的过错；需要同步学习更少数字电路逻辑的知识；使患上代码更具妄想性；编写代码浪费的光阴着实并非最紧张的，学习简略；VHDL上手难题，从临时来看，我这里水一篇。意见截图